Synopsys Prime Time静态时序分析?

为了帮助工程师进一步全面系统地理解Prime Time的概念与方法，学习并掌握Synopsys公司的静态时序分析工具，国家集成电路设计西安产业化基地EDA培训中心将于近日举办Prime Time培训。静态时序分析技术是一种穷尽分析方法，用以衡量电路性能。在功能和性能上满足全片分析的目的，支持片上系统设计，即它为很快满足设计时序要求取得了突破，能提供百万门级设计所要求的性能，并在一个合理的时间内分析设计，而且它带有先进的时序分析技术和可视化的特性，用于全芯片验证。

●? 主要内容：
1. 阐述了静态时序分析的三个步骤，四个类型的时序路径及各路径之间的约束。
2. 讨论了用于计算时钟网络延迟、外部时钟延迟、验证设计的最小时钟脉冲宽度、对门控时钟进行检查及在已有时钟的基础上定义一个新的时钟命令。
3. 明确了例外时间（Timing Exceptions）的定义，讨论了例外时间的范围，给出了多路径及其规范，提供了多路径的约束。
4. 高效的静态时序分析方式，包括瓶颈、多事件及同时发生的事件最大、最小值分析等。 5. 阐述了为任何设计目标列表应用程序属性的命令，用于从一个设计对象上找到其属性的两种命令，允许创建自己的Prime Time命令。
6. 定义了时间模式、讨论了在静态时序分析中用时间模式的益处、Prime Time支持的三种时间模式及用时间模式修改link_path变量。
7．阐述了物理时间被应用在顶层综合时的原因、SDF的定义及在Prime Time中认可的三种寄生模式。

ModelSim高级调试功能做HDL仿真?

为了帮助工程师进一步全面系统地理解ModelSim仿真的概念与方法，学习并掌握Mentor公司的相关仿真工具，国家集成电路设计西安产业化基地EDA培训中心将于近日举办Mentor ModelSim培训。
　　?ModelSim是业界最优秀的HDL语言仿真器之一，它提供最友好的调试环境，支持PC和UNIX平台，是唯一的单一内核支持VHDL和Verilog混合仿真的仿真器。ModelSim是作FPGA、ASIC设计的RTL级和门级电路仿真的首选，在业界一直保持在VHDL和VHDL/Verilog混合语言功能仿真器市场占有率第一的位置，在Verilog市场也有相当高的市场占有率。
???? 本课程让学员们首先熟悉ModelSim基本概念，并且进一步学习ModelSim的高级调试概念和技巧，充分和有效地发挥ModelSim的各项功能，分析和调试数字电路设计。通过运用各种方法和调试手段，学习如何产生高性能的仿真模型，得到更可靠的设计结果。您将面对一个真实的富有挑战的设计，在高质量的测试平台上用测试矢量去仿真和分析它，并用系统的方法去解决问题。
　　●　在这次课程中可以学到：
　　　◎　ModelSim的基本概念和流程；
　　　◎ 高级的调试概念和方法；
　　　◎ 运用Debug Detective;
　　　◎ 产生和比较多个数据库；
　　　◎ 运用“虚拟对象”去调试设计；
　　　◎ 用Tcl/Tk控制设计和ModelSim环境；
　　　◎ 调试多种类型的设计错误；
　　　◎ 测定设计的“代码覆盖率”；
　　　◎ 用“Signal Spy”实现高级探查；
　　　◎ 应用先进的波形比较功能；
　　　◎ 分析和提高设计及最终产品的性能，从抽象描述到门级实现；
　　●　适合的听众：
　　??◎ 在系统设计、硬件设计或软件设计中将用到VHDL、Verilog或VHDL/Verilog 混合HDL语言进行仿真和分析的工程师；
　??●　需要的知识：
　　　◎ VHDL或Verilog硬件描述语言；
　　　◎ HDL语言功能仿真的基本概念