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          先进IC设计技术培训班
   入.学.要.求

        学员学习本课程应具备下列基础知识:
        ◆ 电路系统的基本概念。

   班.级.规.模.及.环.境
       坚持小班授课,为保证培训效果,增加互动环节,每期人数限3到5人。
   上课时间和地点
上课地点:【上海】:同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】:电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】:北京中山学院/福鑫大楼 【南京分部】:金港大厦(和燕路) 【武汉分部】:佳源大厦(高新二路) 【成都分部】:领馆区1号(中和大道) 【沈阳分部】:沈阳理工大学/六宅臻品 【郑州分部】:郑州大学/锦华大厦 【石家庄分部】:河北科技大学/瑞景大厦 【广州分部】:广粮大厦 【西安分部】:协同大厦
最近开课时间(周末班/连续班/晚班)
先进IC设计班:2020年10月1日(请抓紧报名)
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     ☆资深工程师授课

        
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        ☆边讲边练

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       ◆在读学生凭学生证,可优惠500元。
   .质.量.保.障.

        1、培训过程中,如有部分内容理解不透或消化不好,可免费在以后培训班中重听;
        2、培训结束后免费提供半年的技术支持,充分保证培训后出效果;
        3、培训合格学员可享受免费推荐就业机会。

          先进IC设计技术培训班

技术亮点:

个人消费电子和无线产品已经成为当今世界电子市场的主导力量。这些设备对于新功能和特性的无止境的要求促进了混合信号应用设备的前所未有的发展。随着复杂性正不断提高,工程师需要应对紧迫的上市时间和对良品率敏感的纳米设计。企业也必须在有限的预算和工程师数量下克服所有这些障碍。实现团队需要一种全新的方法,以解决在高工艺节点下与高产量、高性能SoC设计相关的各种问题。当今的大型芯片通常还混合了模拟和数字电路,要成为高效率的设计师,就要有在相同环境中解决两种设计任务类型的能力。 Cadence的AMS混合信号电路设计解决方案为全球工程师提供了AMS设计的最佳平台。

Cadence Encounter 数字IC设计平台提供了纳米级SoC设计所需的全方位的技术,帮助逻辑设计和物理实现团队快速完成高质量的芯片。 而Cadence Incisive 平台提供了最快最有效的方式检验大型复杂芯片。它确保你的产品符合规范,消除了开发过程中的生产力、可预测性和质量风险,从而能够及时推出没有缺陷的产品。

 

要点:

1、Semiconductor Market Overview (半导体市场发展趋势)
2、Cadence Technology Update (Cadence最新技术)
3、专题一:Verification/Digital IC Solutions(验证、数字IC解决方案)
专题二:A/MS Design Solution (模拟和混合信号设计解决方案)

专题一涉及的技术内容:

1. Verification update-- Felix Cha

2. Low Power Techniques Introduction

3. Cadence Low Power Solution overview

4. Common Power Format

5. Low Power Architecture Design with InCyte Chip Estimator (ICE)

6. Low Power Verification with Incisive Enterprise Simulation (IES)

7. Low Power Logic Synthesis with Encounter RTL Compiler (RC)

8. Low Power Physical Implementation with Encounter Design Implementation System (EDI)

9. Low Power Verification with Encounter Conformal Low Power (CLP)

10. Technical Discussion

专题二涉及的技术内容:

1: Mixed-Signal Design overview

2: Cadence Mixed-Signal Design solution

3: Analog and Mixed-Signal design Environment

4: SPICE Simulation and Turbo Technology

5: Mixed-Signal Simulation Methodology

6: Full-Chip transistor level Verification

7: Fast Physical Layout implementation

8: Accuracy and powerful Physical Verification

9: Parasitic Extraction and Back-annotation technology

10:Technical Discussion