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   Minimizing your design time with Chipscope pro debug
   班.级.规.模.及.环.境
       坚持小班授课,为保证培训效果,增加互动环节,每期人数限3到5人。
   上课时间和地点
上课地点:【上海】:同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】:电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】:北京中山/福鑫大楼 【南京分部】:金港大厦(和燕路) 【武汉分部】:佳源大厦(高新二路) 【成都分部】:领馆区1号(中和大道) 【沈阳分部】:沈阳理工大学/六宅臻品 【郑州分部】:郑州大学/锦华大厦 【石家庄分部】:河北科技大学/瑞景大厦 【广州分部】:广粮大厦 【西安分部】:协同大厦
最近开课时间(周末班/连续班/晚班)
Minimizing your design time with Chipscope pro debug:2024年1月8日(请抓紧报名)
   实验设备
     ☆资深工程师授课

        
        ☆注重质量
        ☆边讲边练

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        1、培训过程中,如有部分内容理解不透或消化不好,可免费在以后培训班中重听;
        2、培训结束后免费提供半年的技术支持,充分保证培训后出效果;
        3、培训合格学员可享受免费推荐就业机会。

  Minimizing your design time with Chipscope pro debug
  课程介绍

       随着 FPGA 设计变得越来越复杂,设计者也在不断探索缩短设计和调试时间的方法。功能强大而又简便易用的 ChipScope? Pro 工具解决方案有助于最小化调试和验证所需的时间。为期1天的课程将向您展示调试逻辑和高速设计,进而缩短总设计开发时间的有效方法。此次培训提供动手实验,以便向您展示ChipScope Pro 工具是如何解决先进的验证和调试挑战的。

   必备条件

        ?? 一定的 FPGA 设计及调试经验

    课程概要

        ?? 最大化 ChipScope Pro 工具核的性能
        ?? 将对设计的负面时序影响降至最低
        ?? 使用可以加强和扩展 ChipScope Pro 工具性能的技术
        ?? 实现和确定远程调试的优势
        ?? 分析、设置和调试高速串行 I/O 设计*
        ?? 利用 Agilent 解决方案克服存储器问题,并执行系统级调试*

    实验介绍

        实验 1. 为现有设计添加 ILA 核 - 您将使用内核插入器工具流程来将 ChipScope Pro工具 ILA 核插入到设计中,以便迅速找出和解决简单的逻辑问题。
        实验 2. 添加用于远程监控的 ILA 与 VIO 核 - 您将会将 ICON、ILA 和 VIO 核例示到VHDL 或 Verilog 设计中,并练习监视感兴趣的信号和从外部驱动选择的控制信号。
        实验 3. 方法和技巧 - 该实验将在您探索数据质量鉴定、交叉时钟域分析和过采样技巧
的过程中向您展示 ChipScope Pro 工具解决方案的灵活性。
        实验 4. 实现远程调试* - 该实验展示了如何在整个网络范围内使用 ChipScope Pro 工具。您将会连接到其它队伍的电路板上,下载您的比特流,并通过您的机器远程监视
其它队伍的电路板。
        实验 5. 高速串行 I/O 调试和验证* - 您将会利用 Xilinx ChipScope Pro 串行 I/O 工具套件在 Virtex?-5 FPGA 内实现 RocketIO? 收发器。您将会为 Virtex-5 XC5VLX50T
器件生成ChipScope Pro 工具 IBERT 设计,并且为 ML505 板定制设计。然后,您将会连接到 ML505 板上的2 个 GTP 上,并且利用ChipScope Pro 分析器工具来控制 GTP 参数和监视其效果。
        实验 6. 插入 Agilent ATC2 测量核,并利用 FPGA 动态探针查看内部活动* - 您将会通过使用 Agilent ATC2 核、FPGA 动态探针和虚拟逻辑分析器来利用外部存储器资源,
从而满足存储器需求。
        实验 7. 利用 Agilent FPGA 动态探针进行系统级调试** - 您将会了解如何使用
Agilent解决方案来缩短证实和确定 FPGA 系统内的问题根源所需的时间。