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   Design with Virtex4
   班.级.规.模.及.环.境
       坚持小班授课,为保证培训效果,增加互动环节,每期人数限3到5人。
   上课时间和地点
上课地点:【上海】:同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】:电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】:北京中山/福鑫大楼 【南京分部】:金港大厦(和燕路) 【武汉分部】:佳源大厦(高新二路) 【成都分部】:领馆区1号(中和大道) 【沈阳分部】:沈阳理工大学/六宅臻品 【郑州分部】:郑州大学/锦华大厦 【石家庄分部】:河北科技大学/瑞景大厦 【广州分部】:广粮大厦 【西安分部】:协同大厦
最近开课时间(周末班/连续班/晚班)
Design with Virtex4:2024年1月8日(请抓紧报名)
   实验设备
     ☆资深工程师授课

        
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        ☆边讲边练

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        1、培训过程中,如有部分内容理解不透或消化不好,可免费在以后培训班中重听;
        2、培训结束后免费提供半年的技术支持,充分保证培训后出效果;
        3、培训合格学员可享受免费推荐就业机会。

  Design with Virtex4
  课程介绍

       通过本课程您将了解项目结构、进程窗口、各种 ISE? 软件设计流程和 Xilinx 综合技术(XST) 方面的信息。您还能检验 XST 综合,并使用项目浏览器 (Project Navigator) GUI 中的XST 约束文件。您还将了解工程采集系统 (Engineering Capture System, ECS),StateCAD 和ISE 仿真器工具方面的信息。

   必备条件

        ?? 具备 VHDL 或 Verilog 语言的基础知识
        ?? 具备 Virtex™ FPGA 架构的基础知识

    课程概要

        ?? 在 ISE 软件中创建新的项目浏览器项目
        ?? 列出 ISE 软件内可使用的设计流程
        ?? 访问和修改 XST 综合选项
        ?? 利用工程采集系统 (Engineering Capture System, ESC) 原理图输入工具创建原理
图设计
        ?? 利用 StateCAD 工具创建符号化状态机
        ?? 创建测试平台并利用 ISE 仿真器对设计进行仿真

    实验介绍

        实验 1 项目浏览器获得在 ISE 软件中进行 HDL 流程操作的全面的动手经验。创建新项目、添
                      加源文件、综合设计以及利用误差导航特性。
        实验 2 综合选项修改 XST 综合特性,阅读综合报告来比较综合结果,并利用快照(snapshot) 
                      功能。
        实验 3 ECS 执行原理图编辑器的基本任务,如添加符号、连接符号和线路、给线路和
总线命
                      名、添加 I/O 标记和使用带有 ECS 的 Xilinx CORE Generator? 软件系统。
        实验 4 ISE 仿真器和 StateCAD 工具
                      
对设计周期流程进行仿真和验证。演示如何将这些工具整合到 ISE 软件